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Trabalho de Conclusão de Curso (Graduação)
Algoritmos genéticos como ferramenta de otimização multiobjetivo no contexto de co-projeto hardware/software (2018)
Rodrigues, Bernardo Cardoso; Delbem, Alexandre Cláudio Botazzo (Orientador)
Unidade: EESC E ICMC
Subjects: ALGORITMOS GENÉTICOS, HARDWARE, SOFTWARES
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RODRIGUES, Bernardo Cardoso. Algoritmos genéticos como ferramenta de otimização multiobjetivo no contexto de co-projeto hardware/software. 2018. Trabalho de Conclusão de Curso (Graduação) – , Universidade de São Paulo, São Carlos, 2018. Disponível em: https://bdta.abcd.usp.br/directbitstream/9dd6c84a-4ecb-4ecb-8e97-64d72dc7a64a/Rodrigues_Bernardo.pdf. Acesso em: 24 abr. 2025.
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Rodrigues, B. C. (2018). Algoritmos genéticos como ferramenta de otimização multiobjetivo no contexto de co-projeto hardware/software (Trabalho de Conclusão de Curso (Graduação). , Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/9dd6c84a-4ecb-4ecb-8e97-64d72dc7a64a/Rodrigues_Bernardo.pdf
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Rodrigues BC. Algoritmos genéticos como ferramenta de otimização multiobjetivo no contexto de co-projeto hardware/software [Internet]. 2018 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/9dd6c84a-4ecb-4ecb-8e97-64d72dc7a64a/Rodrigues_Bernardo.pdf
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Rodrigues BC. Algoritmos genéticos como ferramenta de otimização multiobjetivo no contexto de co-projeto hardware/software [Internet]. 2018 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/9dd6c84a-4ecb-4ecb-8e97-64d72dc7a64a/Rodrigues_Bernardo.pdf
Trabalho de Conclusão de Curso (Graduação)
Módulo de codificação e sincronização de transceptor óptico para cápsulas endoscópicas (2017)
Pinto, Guilherme Mateus de Mattos; Carmo, João Paulo Pereira do (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, CIRCUITOS INTEGRADOS MOS, ENDOSCOPIA
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PINTO, Guilherme Mateus de Mattos. Módulo de codificação e sincronização de transceptor óptico para cápsulas endoscópicas. 2017. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2017. Disponível em: https://bdta.abcd.usp.br/directbitstream/5d7bc5ba-1220-4f85-8cdb-99a05ea9ef98/Pinto_Guilherme_Mateus_de_Mattos_tcc.pdf. Acesso em: 24 abr. 2025.
APA
Pinto, G. M. de M. (2017). Módulo de codificação e sincronização de transceptor óptico para cápsulas endoscópicas (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/5d7bc5ba-1220-4f85-8cdb-99a05ea9ef98/Pinto_Guilherme_Mateus_de_Mattos_tcc.pdf
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Pinto GM de M. Módulo de codificação e sincronização de transceptor óptico para cápsulas endoscópicas [Internet]. 2017 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/5d7bc5ba-1220-4f85-8cdb-99a05ea9ef98/Pinto_Guilherme_Mateus_de_Mattos_tcc.pdf
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Pinto GM de M. Módulo de codificação e sincronização de transceptor óptico para cápsulas endoscópicas [Internet]. 2017 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/5d7bc5ba-1220-4f85-8cdb-99a05ea9ef98/Pinto_Guilherme_Mateus_de_Mattos_tcc.pdf
Trabalho de Conclusão de Curso (Graduação)
Sistema automático para geração de circuitos lógicos utilizando programação genética cartesiana (2016)
Pedrino, Emerson Carlos; Vieira Júnior, José Carlos de Melo (Orientador)
Unidade: EESC
Subjects: CIRCUITOS LÓGICOS, PROGRAMAÇÃO GENÉTICA
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PEDRINO, Emerson Carlos. Sistema automático para geração de circuitos lógicos utilizando programação genética cartesiana. 2016. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2016. Disponível em: https://bdta.abcd.usp.br/directbitstream/7ba5c226-4341-47ab-b9b3-e90a46919db9/Pedrino_Emerson_Carlos_tcc.pdf. Acesso em: 24 abr. 2025.
APA
Pedrino, E. C. (2016). Sistema automático para geração de circuitos lógicos utilizando programação genética cartesiana (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/7ba5c226-4341-47ab-b9b3-e90a46919db9/Pedrino_Emerson_Carlos_tcc.pdf
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Pedrino EC. Sistema automático para geração de circuitos lógicos utilizando programação genética cartesiana [Internet]. 2016 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/7ba5c226-4341-47ab-b9b3-e90a46919db9/Pedrino_Emerson_Carlos_tcc.pdf
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Pedrino EC. Sistema automático para geração de circuitos lógicos utilizando programação genética cartesiana [Internet]. 2016 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/7ba5c226-4341-47ab-b9b3-e90a46919db9/Pedrino_Emerson_Carlos_tcc.pdf
Trabalho de Conclusão de Curso (Graduação)
Desenvolvimento de um framework PCI Express para FPGA (2015)
Martins, Tiago Amaro; Tannús, Alberto (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, FRAMEWORKS
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MARTINS, Tiago Amaro. Desenvolvimento de um framework PCI Express para FPGA. 2015. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2015. Disponível em: https://bdta.abcd.usp.br/directbitstream/bbef921b-d890-4be7-bd5d-49fe00612797/Martins_Tiago_Amaro_tcc.pdf. Acesso em: 24 abr. 2025.
APA
Martins, T. A. (2015). Desenvolvimento de um framework PCI Express para FPGA (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/bbef921b-d890-4be7-bd5d-49fe00612797/Martins_Tiago_Amaro_tcc.pdf
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Martins TA. Desenvolvimento de um framework PCI Express para FPGA [Internet]. 2015 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/bbef921b-d890-4be7-bd5d-49fe00612797/Martins_Tiago_Amaro_tcc.pdf
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Martins TA. Desenvolvimento de um framework PCI Express para FPGA [Internet]. 2015 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/bbef921b-d890-4be7-bd5d-49fe00612797/Martins_Tiago_Amaro_tcc.pdf
Trabalho de Conclusão de Curso (Graduação)
Implementação em FPGA de uma rede neural de HOPFIELD (2015)
Cocolo, Camila; Codá, Luiza Maria Romeiro (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, REDES NEURAIS, VHDL
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COCOLO, Camila. Implementação em FPGA de uma rede neural de HOPFIELD. 2015. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2015. Disponível em: https://bdta.abcd.usp.br/directbitstream/65dd47d3-0367-41aa-b016-6551a7ce3408/Cocolo_Camila_tcc.pdf. Acesso em: 24 abr. 2025.
APA
Cocolo, C. (2015). Implementação em FPGA de uma rede neural de HOPFIELD (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/65dd47d3-0367-41aa-b016-6551a7ce3408/Cocolo_Camila_tcc.pdf
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Cocolo C. Implementação em FPGA de uma rede neural de HOPFIELD [Internet]. 2015 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/65dd47d3-0367-41aa-b016-6551a7ce3408/Cocolo_Camila_tcc.pdf
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Cocolo C. Implementação em FPGA de uma rede neural de HOPFIELD [Internet]. 2015 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/65dd47d3-0367-41aa-b016-6551a7ce3408/Cocolo_Camila_tcc.pdf
Trabalho de Conclusão de Curso (Graduação)
Proposta de arquitetura de um sistema em um chip (Soc) para fins educacionais (2014)
Oliveira, Filipe Calasans Portugal de ; Rodrigues, Evandro Luis Linhari (Orientador)
Unidade: EESC E ICMC
Assunto: CIRCUITOS FPGA
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OLIVEIRA, Filipe Calasans Portugal de. Proposta de arquitetura de um sistema em um chip (Soc) para fins educacionais. 2014. Trabalho de Conclusão de Curso (Graduação) – , Universidade de São Paulo, São Carlos, 2014. Disponível em: https://bdta.abcd.usp.br/directbitstream/443ae59b-548f-4e2a-98ac-f6935951c727/Oliveira_Filipe_Calasans_Portugal_de.pdf. Acesso em: 24 abr. 2025.
APA
Oliveira, F. C. P. de. (2014). Proposta de arquitetura de um sistema em um chip (Soc) para fins educacionais (Trabalho de Conclusão de Curso (Graduação). , Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/443ae59b-548f-4e2a-98ac-f6935951c727/Oliveira_Filipe_Calasans_Portugal_de.pdf
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Oliveira FCP de. Proposta de arquitetura de um sistema em um chip (Soc) para fins educacionais [Internet]. 2014 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/443ae59b-548f-4e2a-98ac-f6935951c727/Oliveira_Filipe_Calasans_Portugal_de.pdf
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Oliveira FCP de. Proposta de arquitetura de um sistema em um chip (Soc) para fins educacionais [Internet]. 2014 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/443ae59b-548f-4e2a-98ac-f6935951c727/Oliveira_Filipe_Calasans_Portugal_de.pdf
Trabalho de Conclusão de Curso (Graduação)
Afinador digital para violão e guitarra elétrica implementado em FPGA (2013)
Mancera, Telos Galante; Codá, Luiza Maria Romeiro (Orientador)
Unidade: EESC
Subjects: AFINAÇÃO DE INSTRUMENTOS MUSICAIS, CIRCUITOS FPGA, VHDL
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MANCERA, Telos Galante. Afinador digital para violão e guitarra elétrica implementado em FPGA. 2013. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2013. Disponível em: https://bdta.abcd.usp.br/directbitstream/b0801d80-8c77-4589-8dcd-f9c95fd79391/Mancera_Telos_Galante.pdf. Acesso em: 24 abr. 2025.
APA
Mancera, T. G. (2013). Afinador digital para violão e guitarra elétrica implementado em FPGA (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/b0801d80-8c77-4589-8dcd-f9c95fd79391/Mancera_Telos_Galante.pdf
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Mancera TG. Afinador digital para violão e guitarra elétrica implementado em FPGA [Internet]. 2013 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/b0801d80-8c77-4589-8dcd-f9c95fd79391/Mancera_Telos_Galante.pdf
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Mancera TG. Afinador digital para violão e guitarra elétrica implementado em FPGA [Internet]. 2013 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/b0801d80-8c77-4589-8dcd-f9c95fd79391/Mancera_Telos_Galante.pdf
Trabalho de Conclusão de Curso (Graduação)
Implementação em Hardware de uma Rede Neural WISARD (2012)
Rossales, Isabela Rodrigues do Prado; Soares Junior, João Navarro (Orientador)
Unidade: EESC E ICMC
Subjects: CIRCUITOS FPGA, CIRCUITOS INTEGRADOS, HARDWARE, REDES NEURAIS
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ROSSALES, Isabela Rodrigues do Prado. Implementação em Hardware de uma Rede Neural WISARD. 2012. Trabalho de Conclusão de Curso (Graduação) – , Universidade de São Paulo, São Carlos, 2012. Disponível em: https://bdta.abcd.usp.br/directbitstream/f9ed4b3d-d15c-4248-8f66-f4da14c3fe2e/Rossales_Isabela_Rodrigues_do_Prado.pdf. Acesso em: 24 abr. 2025.
APA
Rossales, I. R. do P. (2012). Implementação em Hardware de uma Rede Neural WISARD (Trabalho de Conclusão de Curso (Graduação). , Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/f9ed4b3d-d15c-4248-8f66-f4da14c3fe2e/Rossales_Isabela_Rodrigues_do_Prado.pdf
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Rossales IR do P. Implementação em Hardware de uma Rede Neural WISARD [Internet]. 2012 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/f9ed4b3d-d15c-4248-8f66-f4da14c3fe2e/Rossales_Isabela_Rodrigues_do_Prado.pdf
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Rossales IR do P. Implementação em Hardware de uma Rede Neural WISARD [Internet]. 2012 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/f9ed4b3d-d15c-4248-8f66-f4da14c3fe2e/Rossales_Isabela_Rodrigues_do_Prado.pdf
Trabalho de Conclusão de Curso (Graduação)
Implementação de um Core Compatível com o MSP430 para FPGA (2012)
Paulino, Juliano Alberto; Luppe, Maximiliam (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, HARDWARE, SISTEMAS EMBUTIDOS
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PAULINO, Juliano Alberto. Implementação de um Core Compatível com o MSP430 para FPGA. 2012. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2012. Disponível em: https://bdta.abcd.usp.br/directbitstream/17574672-2f2c-48a2-b384-292416c6db95/Paulino_Juliano_Alberto.pdf. Acesso em: 24 abr. 2025.
APA
Paulino, J. A. (2012). Implementação de um Core Compatível com o MSP430 para FPGA (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/17574672-2f2c-48a2-b384-292416c6db95/Paulino_Juliano_Alberto.pdf
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Paulino JA. Implementação de um Core Compatível com o MSP430 para FPGA [Internet]. 2012 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/17574672-2f2c-48a2-b384-292416c6db95/Paulino_Juliano_Alberto.pdf
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Paulino JA. Implementação de um Core Compatível com o MSP430 para FPGA [Internet]. 2012 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/17574672-2f2c-48a2-b384-292416c6db95/Paulino_Juliano_Alberto.pdf
Trabalho de Conclusão de Curso (Graduação)
Analisador lógico para análise On-Chip de sistemas digitais implementados em FPGA (2011)
Silva, Gabriel Santos da; Luppe, Maximiliam (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, COMPUTAÇÃO RECONFIGURÁVEL
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SILVA, Gabriel Santos da. Analisador lógico para análise On-Chip de sistemas digitais implementados em FPGA. 2011. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2011. Disponível em: https://bdta.abcd.usp.br/directbitstream/2beb5ed0-ac70-43f8-8792-e8ad541e247f/Silva_Gabriel_Santos_da.pdf. Acesso em: 24 abr. 2025.
APA
Silva, G. S. da. (2011). Analisador lógico para análise On-Chip de sistemas digitais implementados em FPGA (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/2beb5ed0-ac70-43f8-8792-e8ad541e247f/Silva_Gabriel_Santos_da.pdf
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Silva GS da. Analisador lógico para análise On-Chip de sistemas digitais implementados em FPGA [Internet]. 2011 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/2beb5ed0-ac70-43f8-8792-e8ad541e247f/Silva_Gabriel_Santos_da.pdf
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Silva GS da. Analisador lógico para análise On-Chip de sistemas digitais implementados em FPGA [Internet]. 2011 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/2beb5ed0-ac70-43f8-8792-e8ad541e247f/Silva_Gabriel_Santos_da.pdf
Trabalho de Conclusão de Curso (Graduação)
A estimação da frequência em sistemas elétricos de potência usando uma filtragem adaptativa (2010)
Rocha, Rariman Lara Silva da; Oleskovicz, Mario (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, SISTEMAS ELÉTRICOS DE POTÊNCIA, VHDL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROCHA, Rariman Lara Silva da. A estimação da frequência em sistemas elétricos de potência usando uma filtragem adaptativa. 2010. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2010. Disponível em: https://bdta.abcd.usp.br/directbitstream/d9f0435c-6773-4464-a729-6db01a75e8ea/Rocha_Rariman_Lara_Silva_da.pdf. Acesso em: 24 abr. 2025.
APA
Rocha, R. L. S. da. (2010). A estimação da frequência em sistemas elétricos de potência usando uma filtragem adaptativa (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/d9f0435c-6773-4464-a729-6db01a75e8ea/Rocha_Rariman_Lara_Silva_da.pdf
NLM
Rocha RLS da. A estimação da frequência em sistemas elétricos de potência usando uma filtragem adaptativa [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d9f0435c-6773-4464-a729-6db01a75e8ea/Rocha_Rariman_Lara_Silva_da.pdf
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Rocha RLS da. A estimação da frequência em sistemas elétricos de potência usando uma filtragem adaptativa [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d9f0435c-6773-4464-a729-6db01a75e8ea/Rocha_Rariman_Lara_Silva_da.pdf
Trabalho de Conclusão de Curso (Graduação)
Análise da implementação de núcleos de código aberto de microcontroladores PIC16 em FPGA (2010)
Barcellos, William; Luppe, Maximiliam (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, MICROPROCESSADORES
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BARCELLOS, William. Análise da implementação de núcleos de código aberto de microcontroladores PIC16 em FPGA. 2010. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2010. Disponível em: https://bdta.abcd.usp.br/directbitstream/1e087b0f-ab87-44f2-9900-0f614b5eaf77/Barcellos_William.pdf. Acesso em: 24 abr. 2025.
APA
Barcellos, W. (2010). Análise da implementação de núcleos de código aberto de microcontroladores PIC16 em FPGA (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/1e087b0f-ab87-44f2-9900-0f614b5eaf77/Barcellos_William.pdf
NLM
Barcellos W. Análise da implementação de núcleos de código aberto de microcontroladores PIC16 em FPGA [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/1e087b0f-ab87-44f2-9900-0f614b5eaf77/Barcellos_William.pdf
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Barcellos W. Análise da implementação de núcleos de código aberto de microcontroladores PIC16 em FPGA [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/1e087b0f-ab87-44f2-9900-0f614b5eaf77/Barcellos_William.pdf
Trabalho de Conclusão de Curso (Graduação)
Sistema de Pré-processamento de sinais ultrassônicos para sistema de aquisição com focalização dinâmica (2010)
Bózoli, Luis Adalberto Beloni; Maciel, Carlos Dias (Orientador)
Unidade: EESC E ICMC
Subjects: CIRCUITOS FPGA, PROCESSAMENTO DE SINAIS, ULTRASSONOGRAFIA, VHDL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BÓZOLI, Luis Adalberto Beloni. Sistema de Pré-processamento de sinais ultrassônicos para sistema de aquisição com focalização dinâmica. 2010. Trabalho de Conclusão de Curso (Graduação) – , Universidade de São Paulo, São Carlos, 2010. Disponível em: https://bdta.abcd.usp.br/directbitstream/d74850b3-8e5b-455c-bd06-dc8ca26c9bf4/Bozoli_Luis_Adalberto_Beloni.pdf. Acesso em: 24 abr. 2025.
APA
Bózoli, L. A. B. (2010). Sistema de Pré-processamento de sinais ultrassônicos para sistema de aquisição com focalização dinâmica (Trabalho de Conclusão de Curso (Graduação). , Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/d74850b3-8e5b-455c-bd06-dc8ca26c9bf4/Bozoli_Luis_Adalberto_Beloni.pdf
NLM
Bózoli LAB. Sistema de Pré-processamento de sinais ultrassônicos para sistema de aquisição com focalização dinâmica [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d74850b3-8e5b-455c-bd06-dc8ca26c9bf4/Bozoli_Luis_Adalberto_Beloni.pdf
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Bózoli LAB. Sistema de Pré-processamento de sinais ultrassônicos para sistema de aquisição com focalização dinâmica [Internet]. 2010 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d74850b3-8e5b-455c-bd06-dc8ca26c9bf4/Bozoli_Luis_Adalberto_Beloni.pdf
Trabalho de Conclusão de Curso (Graduação)
Sistema embarcado de ultra-som com doppler pulsado: desenvolvimento das interfaces (2007)
Brandolim, Rinaldo; Maciel, Carlos Dias (Orientador)
Unidade: EESC
Subjects: JAVA, SISTEMAS EMBUTIDOS, ULTRASSONOGRAFIA DOPPLER, ULTRASSONOGRAFIA, VHDL
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BRANDOLIM, Rinaldo. Sistema embarcado de ultra-som com doppler pulsado: desenvolvimento das interfaces. 2007. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2007. Disponível em: https://bdta.abcd.usp.br/directbitstream/8589721d-ba68-4669-8bcf-e5710e902664/Brandolim_Rinaldo.pdf. Acesso em: 24 abr. 2025.
APA
Brandolim, R. (2007). Sistema embarcado de ultra-som com doppler pulsado: desenvolvimento das interfaces (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/8589721d-ba68-4669-8bcf-e5710e902664/Brandolim_Rinaldo.pdf
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Brandolim R. Sistema embarcado de ultra-som com doppler pulsado: desenvolvimento das interfaces [Internet]. 2007 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/8589721d-ba68-4669-8bcf-e5710e902664/Brandolim_Rinaldo.pdf
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Brandolim R. Sistema embarcado de ultra-som com doppler pulsado: desenvolvimento das interfaces [Internet]. 2007 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/8589721d-ba68-4669-8bcf-e5710e902664/Brandolim_Rinaldo.pdf
Trabalho de Conclusão de Curso (Graduação)
Placa de desenvolvimento de sistemas eletrônicos baseados em ARM e FPGA com interfaces Ethernet e GSM (2007)
Passos Junior, Gesner Orlandi; Monteiro, José Roberto Boffino de Almeida (Orientador)
Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS, HARDWARE, MICROPROCESSADORES, REDES LOCAIS DE COMPUTADORES
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ABNT
PASSOS JUNIOR, Gesner Orlandi. Placa de desenvolvimento de sistemas eletrônicos baseados em ARM e FPGA com interfaces Ethernet e GSM. 2007. Trabalho de Conclusão de Curso (Graduação) – Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos, 2007. Disponível em: https://bdta.abcd.usp.br/directbitstream/d42f1558-5762-495d-bdbf-38276ed9c24c/Passos_Junior_Gesner_Orlandi.pdf. Acesso em: 24 abr. 2025.
APA
Passos Junior, G. O. (2007). Placa de desenvolvimento de sistemas eletrônicos baseados em ARM e FPGA com interfaces Ethernet e GSM (Trabalho de Conclusão de Curso (Graduação). Escola de Engenharia de São Carlos, Universidade de São Paulo, São Carlos. Recuperado de https://bdta.abcd.usp.br/directbitstream/d42f1558-5762-495d-bdbf-38276ed9c24c/Passos_Junior_Gesner_Orlandi.pdf
NLM
Passos Junior GO. Placa de desenvolvimento de sistemas eletrônicos baseados em ARM e FPGA com interfaces Ethernet e GSM [Internet]. 2007 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d42f1558-5762-495d-bdbf-38276ed9c24c/Passos_Junior_Gesner_Orlandi.pdf
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Passos Junior GO. Placa de desenvolvimento de sistemas eletrônicos baseados em ARM e FPGA com interfaces Ethernet e GSM [Internet]. 2007 ;[citado 2025 abr. 24 ] Available from: https://bdta.abcd.usp.br/directbitstream/d42f1558-5762-495d-bdbf-38276ed9c24c/Passos_Junior_Gesner_Orlandi.pdf

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